SCTDAQ の変更点

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[[研究室2012]]
* abc130テスト [#pff525bf]
とりあえず、動かしてみてNtriggerを増やしてみる。ConfigData.cppの初期化を変えてみてmakeしたら、なんとDAQProcessBase.hでエラー。72行目のelseがifなし。しかたがないのでifの後にカッコをつけた。
いろいろファイルをもらってきて動くようにはなったみたい？

* before start gui [#ve5af924]
 ./bin/unlinkLock /SCTJAnalyzer
 ./bin/createLock /SCTJAnalyzer
 ...
 ./bin/sctmkmq.py conf/sctjsystem-Beam-EVTest.json
 ./bin/sctunlink.py conf/sctjsystem-Beam-EVTest.json
 
 tail -f /tmp/log.ABCNReader
 tail -f /tmp/log.EventBuilder
 tail -f /tmp/log.EventDispatcher
 tail -f /tmp/log.EventAnalyzer
* ノートPCインストールやり直し [#b7995148]
configureを繰り返しながらrootを入れた。
 cd CherryPy-3.2.4
 python setup.py install
 chkconfig --add memcached
 service memcached start
 yum install python-memcached.noarch 
* LVDSの説明 [#q7b30121]
http://bluefish.orz.hm/sdoc/spartan3.html#%E6%A6%82%E8%A6%81

http://www.hdl.co.jp/XCM-110/xcm110-lvds/index.html

* xml setup [#k94a369d]

 yum install libxml2.i386
 yum install libxml++-devel.i386
必要なら
 yum install python-devel.i386
 tar zxvf ~xxx/tarFiles/posix_ipc-0.9.3.tar.gz
 cd posix_ipc-0.9.3
 python setup.py install
これはseabas sctdaqで必要になるらしい。

* 8-link ボード FIFO [#h8b458d3]

ipcore_dirのfifo_0.xcoに記述あり。これさえあれば自動で作れる？なければCore Generatorで作成する。

 CSET input_data_width=16
 CSET input_depth=4096
 CSET output_data_width=8
 CSET output_depth=8192

* BCC firmware FIFO パラメーター [#l42bc99e]

 CSET input_data_width=8
 CSET input_depth=4096
 CSET output_data_width=8
 CSET output_depth=4096

* BCC chip [#j94a0f3b]

https://twiki.cern.ch/twiki/bin/viewauth/Atlas/BufferControlChip

BCC付きの読み出しソフトはコントロールのビットでコマンドをはさむ。ただしビットストリームの'0'と'1'は文字列で送っている。BCCがない場合はコマンドのビットストリームを送ればよいはず。

BCCは２カラムのチップをmultiplexして読むようになっている。チップは80MHzで読めるので160MHzのクロックで読み出し回路を動作させる。バンチ衝突は40MHzなのにこんなことをするのは高速読み出しのため。研究室では、この高速読み出し用Firmwareを使って、BCCなしのまま読み出すことになる。

* Xilinxの書き込み器 [#f1f33d18]

ケーブルがおかしくなったようなのでHW-RIBBON14を注文した。

* ソフトウエアのレポジトリ情報 [#x00329fb]


Seabasのコードは下記のSVNから最新のコードが取得できるらしい。

svn co https://svn.cern.ch/reps/Seabas